模拟与数字电路

[TOC]

2022.1.15 模拟与数字电路期末考试

2021.11.11期中考试主要内容：

数字逻辑概论:
1. 数值转换
2. 二进制数的算术运算
逻辑代数&HDL基础
1. 反演规则
2. 对偶规则
3. 最大项/最小项
4. 表达式化简
  1. 直接化简
  2. 卡诺图
5. 逻辑函数表示方法之间的转换
  1. 真值表
  2. 表达式
  3. 逻辑图
  4. 波形图
逻辑门电路
组合逻辑电路/PLD✨
锁存器和触发器✨
时序逻辑电路（仅包含同步时序电路）✨

信号——数字部分；周期性；占空比：高电平占周期的百分比

进制

进制：Binary Octal Hexadecimal（0x）

二进制转换：“误差不大于$2^{-n}$” <=> “精确到小数点第n位”

第n位“四舍五入”即可

二进制的算术运算：补码=原码取反+1；补码表示范围$-2^{n-1}~2^{n-1}-1$

补码转原码：从右往左找到第一个‘1’，将这个1之前的取反，该数字和之后的保持原值即可。

$(X+Y)_补=(X)_补+(Y)_补$ $(X-Y)_补=(X)_补-\overline{(Y)_补}+1$

溢出：运算结果超出补码的表示范围

出现场合：同号相加，异号相减———>判断结果是否正确（是否溢出）：判断计算过程中符号位和次高位的进位情况，当且仅当符号位有进位且次高位无进位时计算结果溢出。

溢出解决方案—-符号拓展：通过利用两个或多个符号位，初始统一置0或1，最终结果看第一位的状态。

BCD码（无特殊说明BCD码均指8421码）

有权码：8421码，5421码，2421码（数字代表各位的权重）

无权码：余3码，余3循环码

余3循环码：（0~9）

数值	0	1	2	3	4	5	6	7	8	9
余3循环码	0010	0110	0111	0101	0100	1100	1101	1111	1110	1010

格雷码

编码顺序依次变化时，相邻代码有且仅有一位不同，最大和最小之间也差一位，也称循环码（余3循环码也满足该条件）（0~15）

格雷码——>二进制码转化：从最高位到最低位依次相加

数值	0	1	2	3	4	5	6	7	8	9	A	B	C	D	E	F
格雷码	0000	0001	0011	0010	0110	0111	0101	0100	1100	1101	1111	1110	1010	1011	1001	1000
二进制码	0000	0001	0010	0011	0100	0101	0110	0111	1000	1001	1010	1011	1100	1101	1110	1111

进制转换：

任意进制->十进制：按位权展开后相加 $(N)_R=\sum_{i=-m}^{n-1}k_i*R^i$

2.十进制->任意进制：

整数部分：辗转除基取余，先得较低有效位

小数部分：辗转乘积取整，先得最高有效位

逻辑代数

基本定律：

交换律 A B=B A; A+B=B+A;
结合律 A(BC)=(AB)C; A+(B+C)=(A+B)+C;
分配律 A(B+C)=AB+AC; A+BC=(A+B)(A+C);
吸收律 A+A B=A; A(A+B)=A;
反演律 $\overline{A+B}=\overline {A}*\overline {B}$ ; $\overline{AB}=\overline{A}+\overline{B};$

代入规则:在任一逻辑恒等式中,若以一个逻辑表达式代替恒等式两边所有出现的某一变量,则所得表达式依然成立.利用该结论可以把上述定律推广到n元的情况,即反演律可以写成:

$\overline{A_1*A_2*...*A_n}=\overline{A_1}+\overline{A_2}+...+\overline{A_n}$ $\overline{A_1+A_2+...+A_n}=\overline{A_1}*\overline{A_2}*...*\overline{A_n}$

反演和对偶

反演规则:对于任意表达式Y,将所有表达式中的’*’和’+’互换,将所有的’0’与’1’互换,把逻辑变量取反.

对偶规则:对于任意表达式Y,将所有表达式中的’*’和’+’互换,但不改变所有的’0’与’1’互换和逻辑变量.

利用对偶规则可以对上述基本定律进行拓展.

逻辑表达式

对于一个逻辑函数,有多个逻辑表达式:(下以/AB+A/C为例)

与或式——-$\overline {AB}+A\overline C;$
或与式———$(A+\overline B)*(\overline A+C)$
与非-与非式———$\overline {\overline{\overline AB}\ \ \overline {A\overline C}}$————-最简与或式求两次反
或非-或非式———$\overline {(\overline A+B)+(\overline A+\overline C)}$———最简或与式求两次反
与或非式———$\overline {\overline A\ \overline B+AC}$—————先求/Y的最简与或式,然后求反

最小项与最大项

最小项:包含全部输入变量的乘积项,每个变量均以自身变量或反变量出现一次.对于n变量逻辑函数,共有2^n个最小项,记为mi,其中i为最小项的编号[1].

[1]编号:编号方法:原变量和反变量分别带表1和0,带入逻辑表达式得到的二进制数对应的十进制数记为编号i.

对于任意一个最小项,有且仅有一组变量使得mi=1成立,且对于不同的i,对应不同的变量;

全体最小项的并恒等于1;

任意两个最小项的交恒等于0;

最大项:包含全部输入变量的或项,每个变量均以自身变量或反变量出现一次.对于n变量逻辑函数,共有2^n个最大项,记为Mi,其中i为最大项的编号[2].

[2]编号:编号方法:原变量和反变量分别带表1和0,带入逻辑表达式得到的二进制数取反对应的十进制数记为编号i.

性质可以和最小项类似

最大项和最小项的关系:

$\overline{M_i}=m_i; M_i=\overline{m_i}$

卡诺图

卡诺图通常用在逻辑变量在5以内的情况.

卡诺图物理上相邻的逻辑变量在逻辑上相邻(上下相邻,左右相邻,,循环相邻,对角不相邻)——-循环码

无关项x:不允许或不可能出现的最小项/对应的函数值是任意值.

卡诺图化简逻辑表达式

规范作图：

00 01 11 10顺序
注明各个逻辑变量名称
画圈标记—-写对应表达式
最简或与式——圈0取反
圈0取反后不一定是原问题的最简与或式.(?)

逻辑门电路

PMOS:高电平不导通,低电平导通.不能接地

NMOS:高电平导通,低电平不导通,不能接高电平

非门:2个CMOS;与非门/或非门:4个CMOS;与门/或门:6个COMS

组合逻辑电路

定义:对于一个逻辑电路,在任何一个时刻的输出状态只与输入状态有关,与电路自身状态无关.

电路功能分析思路:

根据输入输出写出各级逻辑表达式,直到输入和输出信号的逻辑表达式;
将各个逻辑表达式化简和变换得到最简表达式;
根据表达式列出真值表;
根据真值表和最简逻辑表达式对组合逻辑电路进行分析,最后确定其功能.

组合逻辑电路设计过程

明确实际问题的逻辑功能,确定输入输出和表示符号;
根据对电路逻辑功能的要求写出真值表;
利用真值表得出逻辑表达式并进程化简变换;(卡诺图)
利用得到的逻辑表达式画出电路图.

画波形图要点: 画出原题的波形,画出时钟信号的边缘的虚线…

典型组合逻辑电路

编码器

优先编码器CD4532: 8信号输入3信号输出; 输入输出均以高电平有效; EI/EO:输入/输出使能端,均高电平有效,否则输出端均为低电平,EI为低电平时GS,EO必定是低电平, EI是1且输入均为低电平时EO输出为1,可以用于连接下一编码器的使能输入端```````````` ; GS:编码工作状态:EI是一且至少有一个高电平输入(表明正在工作)时为1; 优先级:I7>I6>…>I0.

译码器

74x138/74x139 输入输出低电平有效 E_3高电平有效

数据分配器

数据选择器

数值比较器

基本算术电路

半加器
全加器
多位数加法器(串行进位加法器/超前进位加法器)

PLD

分类

PROM 或阵列可编程逻辑
PLA 与或阵列均可编程逻辑
PAL与阵列可编程逻辑

锁存器和触发器

细节:

相对于锁存器,触发器的不同在于沿时钟边沿触发
画图时时钟信号小三角;上升沿一般用CP表示;下降沿/CP;有圆圈通常表示下降沿触发.

激励方程:

$SR ff:Q^{n+1}=S+\overline RQ^n(SR=0)$ $Dff: Q^{n+1}=D$ $JKff:Q^{n+1}=J\overline {Q^n}+\overline KQ^n$

时序逻辑电路

时序逻辑电路分析

Mealy型:输出是当前状态和输入的函数

Moore型:输出是当前状态的函数

分析思路

根据逻辑图写出逻辑方程
1. 输出方程(判断Mealy/Moore)
2. 激励方程:每个触发器的输入驱动方程(J/K=…)
3. 状态方程:激励方程代入触发器的特征方程得到(Q(n-1)=…)
列出状态表_根据mealy/moore型画出对应的表——->画出状态图(图例!)/时序图
最后确定电路的逻辑功能

时序逻辑电路设计

给定逻辑功能的要求（文字描述或者是波形图），
求相应的逻辑电路
设计的一般步骤
建立原始状态图（状态可以用易懂或易写的方式表示）和原始状态表
状态化简（在面对同输入得到同输出和同次态NS的现

Q 态是等价的)
状态编码
求状态方程和输出方程
检查自启动
选择触发器类型，求激励方程（激励表或其他方法）
画出逻辑图
尽量要求自己设计同步时序电路，因为后面在写verilog的时候一般都用统一的时钟
另外异步时序电路输出信号质量差，工作速度低

以上内容为期中考试主要内容，其中的逻辑电路分析和设计的重难点在期末考试中仍会涉及

期末考试额外的内容：

数字系统设计
1. 数字系统结构
2. 算术逻辑单元
3. 寄存器传送
4. 具体问题求解：最大值/排序/乘法电路
Verilog HDL
Timing Analysis & Synchronization
存储器，PLD，ListProcessor
二极管
三极管
基本放大电路
集成运放
逻辑门电路
ADC和DAC

Verilog HDL/FSM

常量表示形式：

整数型<+/-><位宽>’<基数符号(D/d,B/b,O/o,H/h)><数值>

实数型：1·科学计数法 2·十进制计数法

符号常量定义 parameter

数据变量类型： net(wire) register(reg)

定义格式： wire/reg [MSB/LSB] r1,r2,...

赋值语句：连续赋值语句assign；过程块赋值inital/always

常用语法（过程块赋值内）case/if else/begin end

模块实例化1.位置映射modulename M(A,B,C)；2.名称映射modulename M(.A(a),.C(c),.B(b))——不可混用

运算符

算术运算符逐位计算
关系运算符
位运算符：~ ,&,^ , | , ^~ / ~^（同或）
逻辑运算符：&&，！，||
位拼接符：{, , } {n{}}
移位运算符：>>,<<,>>>(算数右移)
缩位运算符（单目运算符）：&，~&，| ，~|，^, ^~, ~ ^
条件运算符：？：

运算符优先级= =

module (input i,output o,inout io);
   wire ...;
   parameter M=...;
   reg [M:m]...;
   assign ...;
   modulename name(i,o);
   initial
      begin
      ...;
  		 end
   always @(...)
      begin
         if
            ...;
         else
            ...;
         case (敏感表达式)
            1:...;
            2:...;
            ...
            default:...;
         endcase
      end
endmodule

使用if/case语句时应该避免出现锁存器。

组合逻辑：阻塞赋值（blocking）：‘=’块内赋值语句顺序执行

时序逻辑：非阻塞赋值（non-locking）：‘<=’块内赋值语句并发进行

FSM

一段式/两段式/三段式

CS：现态；NS：次态；OUT：输出

两段式：一个时序过程描述CS，另一个组合描述NS和OUT

三段式：两个时序描述CS和OUT，一个组合过程描述NS

时序逻辑电路2

寄存器

寄存器是若干具有相同外观电路结构的共享时钟和控制信号的触发器

普通寄存器/移位寄存器

74x194:双向通用移位寄存器

功能表：

不添加其他逻辑门即可实现位拓展

应用：实现序列检测

计数器

累计时钟脉冲次数，可以用来分频，定时，产生节拍脉冲

模：循环遍历的有效状态数

异步递增计数器：电路简单，易于拓展，但工作效率低，不适用

同步递增计数器：

74x161

74x160:模10计数器，与74x161相似

任意进制计数器构成

•用N进制计数器构成 M 进制计数器

•若 M < N ，可在计数过程中设法跳过 N-M 个多余状态

–反馈清零法，简称清零法

–反馈置数法，简称置数法

•若 M > N ，用多片 N 进制计数器级连，配合清零 / 置数法构成

要注意同步清零和异步清零清零时的数值是不一致的，通常同步+1=异步，置数同理——可以画状态图，异步的临界状态可以画虚线

用移位寄存器实现计数器，如环形计数器：将串行输入与串行输出直接相连，计数状态等于寄存器的位数。

扭环型计数器：约翰孙计数器，计数状态是环形计数器的2倍

有效循环：每次状态转换只更改一位

数字系统

开关去抖动

数字系统组成：Data Path+Control Unit

实例：时序二进制乘法器，求最大值，排序